WEKO3
アイテム
Systm-MSPA Design of H.263+ Video Encoder/Decoder LSI for Videotelephony Applications(Special Section on VLSI Design and CAD Algorithms)
https://sucra.repo.nii.ac.jp/records/14347
https://sucra.repo.nii.ac.jp/records/143478f60a829-0d5c-4c03-8f0e-011d50c07949
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
A1003003.pdf (1.1 MB)
|
|
| Item type | 学術雑誌論文 / Journal Article(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 2008-01-30 | |||||
| タイトル | ||||||
| タイトル | Systm-MSPA Design of H.263+ Video Encoder/Decoder LSI for Videotelephony Applications(Special Section on VLSI Design and CAD Algorithms) | |||||
| 言語 | ||||||
| 言語 | eng | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | system-MSPA | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | LSI design | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | videotelephony applications | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | H.263+ ITU standard | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||
| 資源タイプ | journal article | |||||
| 著者 |
伊藤, 和人
× 伊藤, 和人 |
|||||
| 著者 ローマ字 | ||||||
| 値 | ITO, Kazuhito | |||||
| 著者 ローマ字 | ||||||
| 値 | HONSAWEK, Chawalit | |||||
| 著者 ローマ字 | ||||||
| 値 | OHTSUKA, Tomohiko | |||||
| 著者 ローマ字 | ||||||
| 値 | ADIONO, Trio | |||||
| 著者 ローマ字 | ||||||
| 値 | LI, Dongju | |||||
| 著者 ローマ字 | ||||||
| 値 | ISSHIKI, Tsuyoshi | |||||
| 著者 ローマ字 | ||||||
| 値 | KUNIEDA, Hiroaki | |||||
| 著者 所属 | ||||||
| 値 | 埼玉大学情報機構情報メディア基盤センター学術情報処理研究開発部門 | |||||
| 著者 所属(別言語) | ||||||
| 値 | The Information Processing Center, Saitama University | |||||
| 書誌情報 |
IEICE transactions on fundamentals of electronics, communications and computer sciences 巻 E84-A, 号 11, p. 2614-2622, 発行日 2001 |
|||||
| 年月次 | ||||||
| 値 | 2001-11 | |||||
| 出版者名 | ||||||
| 出版者 | 社団法人電子情報通信学会 | |||||
| 収録物識別子 | ||||||
| 収録物識別子タイプ | ISSN | |||||
| 収録物識別子 | 09168508 | |||||
| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | In this paper, a LSI design for video encoder and decoder for H.263+ video compression is presented. LSI operates under clock frequency of 27 MHz to compress QCIF (176144 pixels) at the frame rate of 30 frame per second. The core size is 4.6 4.6 mm2 in a 0.35 ?m process. The architecture is based on bus connected heterogeneous dedicated modules, named as System-MSPA architecture. It employs the fast and small-chip-area dedicated modules in lower level and controls them by employing the slow and flexible programmable device and an external DRAM. Design results in success to achieve real time encoder in quite compact size without losing flexibility and expand ability. Real time emulation and easy test capability with external PC is also implemented. | |||||
| 注記 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | copyright(c)2001 IEICE許諾番号：08RB0009 http://search.ieice.org/index.html |
|||||
| 版 | ||||||
| 値 | [出版社版] | |||||
| 出版タイプ | ||||||
| 出版タイプ | VoR | |||||
| 出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||
| 資源タイプ | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | text | |||||
| フォーマット | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | application/pdf | |||||
| 作成日 | ||||||
| 日付 | 2008-01-30 | |||||
| 日付タイプ | Created | |||||
| アイテムID | ||||||
| 値 | A1003003 | |||||
